№ 7 УДК 378.147:004 ББК З973р ГСНТИ 14.85.35 131 Код ВАК 13.00.02 Алексеевский Петр Иванович, ассистент кафедры информатики, информационных технологий и методики обучения информатике, Уральский государственный педагогический университет; 620075, г. Екатеринбург, ул. <...> ОБУЧЕНИЕ СТУДЕНТОВ АРХИТЕКТУРЕ ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМ С ИСПОЛЬЗОВАНИЕМ ЯЗЫКА VERILOG КЛЮЧЕВЫЕ СЛОВА: архитектура вычислительных систем; проектирование вычислительных систем; вычислительные устройства; языки описания оборудования. <...> В данной статье описывается необходимость рассмотрения внутреннего устройства и принципов работы функциональных блоков процессорного ядра и основных периферийных устройств в процессе обучения архитектуре вычислительных систем с учетом требований образовательных стандартов и используемых в промышленности технологий. <...> Рассмотрены возможность и перспективы использования языка описания оборудования Verilog в процессе обучения студентов архитектуре вычислительных систем. <...> Рассмотрены основные особенности и возможности средств имитационного моделирования цифровых систем на основе HDL-языков. <...> Рассмотрен пример задачи, решаемой студентами в процессе изучения архитектуры вычислительных систем с использованием средств языка Verilog и основанных на нем технологий. <...> В качестве примера использована модель интерфейсного элемента для передачи данных по последовательному каналу связи. <...> Приведен вариант решения задачи, включающий описание изучаемого компонента, технологии тестирования его логической модели с использованием пакета Icarus Verilog, а также варианты наглядного представления результатов тестирования логической модели интерфейса средствами программы GTKWave. <...> The possibilities and prospects for the use of the Verilog HDL in the process of students training in the architecture of computer are analyzed. <...> An example a task for the students to solve during the study of computer systems architecture based on the Verilog HDL and related technologies is also described. <...> A solution is provided, which include a description of the component, a testbench for its logic model testing using Icarus Verilog, as well as the test <...>