ПЛИС компоненты 65 Проектирование цифровых устройств на базе ПЛИС фирмы Xilinx в САПР серии Vivado HLx Design Suite. <...> Часть 9 Валерий ЗОТОВ walerry@km.ru Если полученные результаты поведенческого моделирования, представленного в [22], не соответствуют ожидаемым временным диаграммам сигналов интерфейсных портов разрабатываемого устройства, то для поиска возможных логических ошибок, допущенных при создании модулей исходного описания проекта, рекомендуется выполнить отладку HDL-кода, содержащегося в этих модулях. <...> Процесс отладки осуществляется в рамках тех же средств верификации проектируемого устройства, что и поведенческое моделирование. <...> Ниже рассмотрено выполнение процесса отладки с помощью встроенных средств моделирования САПР серии Vivado HLx Design Suite. <...> Использование групп сигналов и виртуальных шин в процессе отладки проекта, выполняемой с помощью средств моделирования Vivado Simulator В процессе отладки проекта, как правило, кроме отображения информации о состоянии сигналов входных, выходных и двунаправленных интерфейсных портов модуля верхнего уровня иерархии HDL-описания разрабатываемого устройства, необходимо проследить поведение отдельных внутренних сигналов. <...> При этом могут потребоваться временные диаграммы внутренних сигналов модулей исходного описания различного уровня иерархии. <...> Чтобы отобразить состояние необходимых внутренних сигналов в окне временных диаграмм Wave Window, нужно на вкладке Scope обозревателя иерархической структуры моделируемого устройства выделить соответствующий экземпляр компонента или процесс, после чего во встроенном окне объектов Objects следует поместить указатель на идентификатор требуемого сигнала и нажать левую кнопку мыши. <...> Затем, не отпуская нажатую кнопку, переместить указатель с выделенным идентификатором в колонку Name окна временных диаграмм сигналов и отпустить левую кнопку мыши. <...> Таким образом поочередно перетаскиваются идентификаторы тех внутренних сигналов, поведение <...>