Национальный цифровой ресурс Руконт - межотраслевая электронная библиотека (ЭБС) на базе технологии Контекстум (всего произведений: 644472)
Контекстум
Антиплагиат Руконтекст
Компоненты и технологии  / №5(190) 2017

Реализация Verilog-проектов в базисе академических ПЛИС с применением САПР VTR 7.0 (50,00 руб.)

0   0
Первый авторСтрогонов Андрей
АвторыГородков Павел
Страниц6
ID600497
АннотацияВ статье рассматриваются Verilog-проекты, синтезированные в базис ПЛИС с помощью индустриального САПР Altera Quartus II, и их последующая реализация в базисе академической ПЛИС в САПР VTR 7.0, по своей архитектуре схожей с ПЛИС Altera серии Stratix IV
Строгонов, А. Реализация Verilog-проектов в базисе академических ПЛИС с применением САПР VTR 7.0 / А. Строгонов, Павел Городков // Компоненты и технологии .— 2017 .— №5(190) .— С. 76-81 .— URL: https://rucont.ru/efd/600497 (дата обращения: 07.07.2024)

Предпросмотр (выдержки из произведения)

74 компоненты ПЛИС Реализация Verilog-проектов в базисе академических ПЛИС с применением САПР VTR 7.0 Андрей СТРОГОНОВ, д. т. н. <...> andreistrogonov@mail.ru Павел ГОРОДКОВ gorodkoff@gmail.com В статье рассматриваются Verilog-проекты, синтезированные в базис ПЛИС с помощью индустриального САПР Altera Quartus II, и их последующая реализация в базисе академической ПЛИС в САПР VTR 7.0, по своей архитектуре схожей с ПЛИС Altera серии Stratix IV. <...> Синтез Verilog-проектов с помощью QIS и их реализация в базисе академических ПЛИС с помощью САПР VTR 7.0 Рассмотрим реализацию простейшего проекта (сумматор, пример 1) в ПЛИС Stratix IV GX (EP4SGX230DF29C2X) с помощью САПР Quartus II. <...> Программный инструмент синтеза HDL-проектов (Quartus Integrated Synthesis, QIS) Altera САПР Quartus II с помощью программного модуля Quartus II University Interface Program (QUIP) поддерживает выгрузку VHDL, Verilog-проектов в формате BLIF (Berkeley Logic Interchange Format) для связи с академическими программными инструментами с открытым исходным кодом. BLIF-формат поддерживают не только синтезаторы Verilog-кода, такие как SIS (система логического синтеза), Odin-II, Yosys, программа логической оптимизации, например ABC, но и программы для кластеризации булевых функций после технологического отображения, размещения и трассировки в базис ПЛИС, например проmodule adder (a,b,f); input [1:0] a; input [1:0] b; output [2:0] f; assign f=a+b; endmodule Пример 1. Verilog-код двухразрядного сумматора граммный инструмент VPR академического САПР VTR 7.0 (рис. <...> В BLIF-формате выделяются логические вентили для описания логики устройства и «черные ящики» для гетерогенных блоков, таких как умножители, блоки памяти и др. <...> Фактически BLIF-формат представляет собой технологически независимый «нетлист» (список соединений) на вентильном уровне. BLIF-формат с помощью QUIP может быть извлечен как до технологически независимой многоуровневой логической оптимизации (Multi-Level Logic Optimization, MLS), так и после полной оптимизации и технологического отображения в k-LUT. <...> В простейшем случае, без принятия специальных мер, модуль QUIP не выгружает в BLIF-формат <...>