схемотехника проектирование 105 Программные средства с открытым исходным кодом для проектирования цифровых устройств в базисах БИС и ПЛИС Андрей СТРОГОНОВ, д. т. н. <...> andreistrogonov@mail.ru Павел ГОРОДКОВ gorodkoff@gmail.com Предлагается рассмотреть программные инструменты для Verilog-синтеза Yosys и Odin-II с открытым программным кодом и их использование для проектирования цифровых устройств в базисах заказных БИС по методу стандартных ячеек с применением масштабируемой КМОП-технологии и ПЛИС. <...> Программные инструменты Yosys и Odin-II для Verilog-синтеза в базис ПЛИС Академическая САПР VTR (Verilog to Routing) с открытым исходным кодом является совместной разработкой трех университетов — Торонто (Канада, Торонто, http://www.eecg.utoronto.ca/vpr), Нью-Брансвик (Канада, UNB), Калифорнийский университет в Беркли (США, University of California, Berkeley) — и предназначен для реализации цифровых устройств в базисе академических ПЛИС типа FPGA с одноуровневой структурой трассировочных ресурсов. <...> Академическая САПР VTR предполагает использование следующих программных инструментов: Odin-II (UNB), ABC (UC Berkeley) и VPR (University of Toronto). <...> Odin-II конвертирует схемное описание некоторого сложнофункционального устройства на языке Verilog в специальный файл в blif-формате (Berkeley Logic Interchange Format), в котором выделяет логические вентили для описания логики устройства и «черные ящики» для гетерогенных блоков, таких как умножители, блоки памяти и другие. <...> Далее с использованием программного инструмента ABC проводится логическая оптимизация схемы и ее размещение в логические блоки академической ПЛИС. <...> Технологическое отображение в базис 4-входовых LUT: а) схема на вентильном уровне; б) возможное начальное покрытие схемы 4-LUT; в) покрытая схема 4-LUT в а б в Рис. <...> Маршрут реализации Verilog-проектов в базис академических ПЛИС с применением САПР VTR7 мэппинг» (привязка к библиотеке), или отображение, перенос описания логической схемы на множество LUT-элементов архитектуры ПЛИС (рис. <...> Вентиль с меткой x покрывается обоими LUT. <...> Выходным <...>